From FPGA to ASIC: A RISC-V processor experience

Abstract

RESUMEN: RISC-V se ha vuelto cada vez más relevante en el campo de la investigación de arquitectura de computadoras, bajo esta línea, una correcta metodología para usar herramientas de automatización de diseño electrónico (EDA) para verificación y síntesis se vuelve crucial para cuando el objetivo es generar una salida para la fabricación en silicio. El objetivo principal de este trabajo es determinar y documentar un correcto flujo de diseño empleando estas herramientas en el procesador Lagarto RISC-V, así como las consideraciones de diseño a nivel RTL que deben tenerse en cuenta al momento de trasladar una implementación para FPGA a un ASIC.

ABSTRACT: RISC-V has become more relevant in the computer architecture research field, in this context, a correct methodology for using electronic design automation (EDA) tools for verification and Synthesis becomes crucial to generate a tapeout for silicon manufacturing. The main objective of this work is to determine and document a correct design flow using these tools in the Lagarto RISCV Processor and the RTL design considerations that must be taken into account, to move from the implementation for an FPGA to an ASIC.